调节缓存器宽度和布线宽度相结合的优化算法  

An Optimal Algorithm in Combination with Buffer Sizing and Wire Sizing

作　　者：雷海燕[1] 白宁[1] 林争辉[1] 

机构地区：[1]上海交通大学大规模集成电路研究所,上海200030

出　　处：《计算机工程与应用》2001年第17期80-82,共3页Computer Engineering and Applications

基　　金：国家"九五"重点科技攻关项目(编号:96-738-01-09-02)

摘　　要：介绍了将调节缓存器宽度和布线宽度相结合的一种减小连线延迟的优化算法—B＆W算法。算法是以Elmore迟延模型为基础的。该算法在GWSA1的算法基础上考虑调节缓存器宽度的作用，因而比单独的调节布线宽度的算法在运算速度上要快的多。例如它在有8000个缓存器和连线段的情况下，CPU时间仅为0．215秒。B＆W算法同时是一种叠代搜索算法，它能够达到最优解。而且算法可以扩展应用到互连树的情况下，这使它的应用更加广泛。： In this paper，an optimal algorithm（B＆w）considering both the buffer sizing and wire sizing is proposed to reduce the interconnection delay in VLSI design．Based on Elmore delay model，this algorithm consumes less CPU time and run faster than GWSA algorithm owing to its including buffer sizing．For instance，under the condition of 8000 buffer and wire segments，the CPU time is only 0．215s．This algorithm uses binary search，which can get the optimized solution．Furthermore，it can be extended to the application of Tree topology circuit．

关 键 词：缓存器 宽度调节 布线宽度调度 二进制搜索 优化算法 CPU 

分 类 号：TP301.6[自动化与计算机技术—计算机系统结构] TP332[自动化与计算机技术—计算机科学与技术]