消除PLD设计中计数器电路产生的冒险  

作　　者：夏惊雷[1] 何维苗[2] 等 

机构地区：[1]总参第63研究所，北京 [2]总参第63研究所，南京

出　　处：《现代军事通信》2001年第3期26-28,共3页

摘　　要：以PLD器件实现的计数器，因时延原因在后组组合逻辑电路输出端会产生冒险信号，这必须在设计中加以消除。本文通过实例，分析了产生冒除的原因，提出利用选通法或Gray码表征系统状态两种方案来消除计数器产生的冒除，并给出了具体的实现方法。

关 键 词：逻辑电路 计数器 PLD 电路设计 

分 类 号：TN791[电子电信—电路与系统]