Multi-stage dual replica bit-line delay technique for process-variation-robust timing of low voltage SRAM sense amplifier  

作　　者：Chao WU Lu-ping XU Hua ZHANG Wen-bo ZHAO 

机构地区：[1]School of Aerospace Science and Technology, Xidian University

出　　处：《Frontiers of Information Technology & Electronic Engineering》2015年第8期700-706,共7页信息与电子工程前沿（英文版）

基　　金：Project supported by the National Natural Science Foundation of China （No. 61474001）

摘　　要：A multi-stage dual replica bit-line delay （MDRBD） technique is proposed for reducing access time by suppressing the sense-amplifier enable （SAE） timing variation of low voltage static randomaccess memory （SRAM） applications. Compared with the traditional technique, this strategy, using statistical theory, reduces the timing variation by using multi-stage ideas, meanwhile doubling the replica bit-fine （RBL） capacitance and discharge path simultaneously in each stage. At a supply voltage of 0.6 V, the simulation results show that the standard deviations of the SAE timing and cycle time with the proposed technique are 69.2% and 47.2%, respectively, smaller than that with a conventional RBL delay technique in TSMC 65 nm CMOS technology （Taiwan Semiconductor Manufacturing Company, Taiwan）.目的:为克服高动态弱信号环境下信号的积分峰值受比特符号翻转和频率误差的影响,提出一种基于离散chirp-Fourier变换块补零方法。创新点:与传统闭环捕获和跟踪的接收机结构相比,该方法适用于开环捕获。该方法结合了离散chirp-Fourier变换和块补零思想,能够使后相关信号在剥离比特符号后进行相干积累并同时进行高动态参数精准预测。同时,对所提方法的检测性能进行分析推导捕获概率和虚警概率表达式。方法:首先,后相关信号通过块补零处理被分为一些块,然后这些块通过离散chirp-Fourier变换处理。以这种方式比特翻转对积分峰值的影响可以被削弱,同时后相关信号可以进行相干积累。最后通过阈值检测积分峰值来完成高动态参数的预测,这个阈值是通过设定的虚警概率得出的。仿真结果表明当接收信号长度一定时,本文方法较BASIC方法能在更低的信噪比下检测到高动态参数。结论:本文结合离散chirp-Fourier变换和块补零思想,在弱信号高动态环境下提出基于离散chirp-Fourier变换的块补零方法。仿真结果表明本文方法较BASIC方法在更低的信噪比下预测高动态参数。与利用传统接收机结构的闭环捕获和跟踪方法的相比,这种方法是一种开环捕获的方法,非常适合软件无线电接收机。

关 键 词：Process-variation-robust Sense amplifier （SA） Replica bit-line （RBL） delay Timing variation 

分 类 号：TP333[自动化与计算机技术—计算机系统结构] TN912.3[自动化与计算机技术—计算机科学与技术]