FPGA/CPLD的管脚设置对信号完整性的影响分析研究  

Analysis and research on influence of FPGA/CPLD pins setting on signal integrity

作　　者：郭利文 邓月明[2] 莫晓山 

机构地区：[1]富士康科技集团鸿富锦精密工业(深圳)有限公司,广东深圳518109 [2]湖南师范大学物理与信息科学学院,湖南长沙410081 [3]湖南省计量检测研究院,湖南长沙410014

出　　处：《现代电子技术》2015年第17期61-64,共4页Modern Electronics Technique

基　　金：全国工程专业学位研究生教育自选课题(2014-JY-074);湖南省普通高校教学改革研究项目(湘通教[2012]401号);湖南省普通高校实践教学建设项目(湘教通(2013)295号);湖南省自然科学基金资助项目(13JJ6031)的资助;湖南师范大学第三批产学研合作示范基地项目(20140616-01)

摘　　要：随着FPGA以及CPLD在现代电子线路中的出现和使用越来越多,同时电子器件的集成度越来越高、速度越来越快,对电路的稳定性有着越来越严苛的要求,在硬件上表现为对系统电源完整性和信号完整性的严苛要求。从信号完整性的角度出发,通过分析硬件工程师和FPGA/CPLD软件设计工程师容易疏忽的问题,以Altera Cyclone IV系列FPGA进行重点研究,从硬件的角度确保FPGA/CPLD系统的稳定性和鲁棒性。With the appearance and usage of FPGA and CPLD in modern electronic circuits,as well as the higher integrity and the faster speed of electronic devices,more rigorous requirements for the stability of electronic circuits are presented,which manifest as,the rigorous requirements of system′s power supply integrity and signal integrity on hardware. In the view of signal integrity,the Altera Cyclone IV FPGA is studied emphatically by analyzing the problems which are easy to ignore by hardware and software engineers. The stability and robustness of FPGA/CPLD system are guaranteed by hardware.

关 键 词：FPGA CPLD 时序 信号完整性 

分 类 号：TN911.634[电子电信—通信与信息系统]