基于FPGA的高性能3DES算法实现  

High-Performance 3DES Algorithm Implement Based on FPGA

作　　者：朱欣欣[1,2] 李树国[1,2] 

机构地区：[1]清华大学微电子学研究所,北京100084 [2]清华信息科学与技术国家实验室,北京100084

出　　处：《微电子学与计算机》2015年第9期54-59,共6页Microelectronics & Computer

基　　金：国家"八六三"计划(2012AA012402);清华大学自主研发计划(2011Z05116);清华信息科学与技术国家实验室(2015年立项)

摘　　要：传统3DES算法需要48轮迭代周期,存在吞吐率低的问题,提出二合一的循环迭代结构,该结构完成一次加解密运算需要25个时钟周期,兼容了ECB和CBC两种工作模式.在Altera公司的Quartus II 13.0软件上进行FPGA实现,选用器件EP4SGX530NF45C3,延时为3.61ns,吞吐率达到了709.1 Mb/s,面积为650ALUTs,性能优于同类设计.Traditional 3DES algorithm requires 48 clock cycles of iterations,which exists the problem of low throughput,while it proposes double-combined-iteration-structure,which costs 25 clock cycles to complete an encryption or decryption calculation,compatible with ECB and CBC operating modes.On Altera＆#39;s Quartus II 13.0 software for FPGA implementation,the choice of the device EP4SGX530NF45C3,its delay is 3.61 ns,and throughput reaches 709.1 Mb/s,using an area of 650 ALUTs,achieving higher performance compared with similar implementations.

关 键 词：吞吐率 循环迭代结构 

分 类 号：TN49[电子电信—微电子学与固体电子学]