基于FPGA和BWDSP100 Link口的源同步时序约束  

作　　者：朱鹏[1] 夏际金[1] 

机构地区：[1]中国电子科技集团第三十八研究所,合肥230000

出　　处：《山东工业技术》2015年第21期242-242,153,共2页Journal of Shandong Industrial Technology

摘　　要：FPGA与BWDSP100高速链路口数据传输,在300MB/s的速率下,FPGA则需要进行SDC时序约束,来确保时序准确无误,FPGA与BWDSP100的Link口属于源同步接口,本文利用Time Quest时序分析工具对FPGA的LINK口逻辑进行约束,工程应用中6路LINK口能稳定工作在300MB/s的传输速率下。

关 键 词：LINK口 时序约束 BWDSP100 FPGA 

分 类 号：TP332[自动化与计算机技术—计算机系统结构]