基于FPGA的深度报文检测系统设计  

Design of the deep packet inspection system based on FPGA

作　　者：李康士 李玉峰[1] 董永吉[1] 

机构地区：[1]国家数字交换系统工程技术研究中心,河南郑州450002

出　　处：《电子设计工程》2016年第9期147-149,共3页Electronic Design Engineering

基　　金：国家科技支撑计划项目(2014BAH30B01)

摘　　要：针对当前采用正则表达式匹配的深度报文检测系统匹配效率低下,难以满足高速网络线速处理的问题,本文提出了一种基于现场可编程门阵列(Field Programmable Gate Array,FPGA)的深度报文检测系统。该系统采用模块化架构,充分利用FPGA并行处理的特点,通过流水线设计来提升深度报文检测系统的处理速率。The current deep packet inspection systems using regular expression matching faces the problems that it cannot meet the wire-speed processing of high-speed network, this paper presents a field-programmable gate array-based deep packet inspection system. The system adopts a modular architecture, take full advantage of parallel processing characteristics ofFPGA. Enhance the processing speed of deep packet inspection system through pipelined design.

关 键 词：现场可编程门阵列 深度报文检测 正则表达式 流水线设计 

分 类 号：TN02[电子电信—物理电子学]