一种快速锁定双环路CPPLL的设计  

Design of Fast-lock Dual-loop CPPLL

作　　者：谢长生 于宗光[2] 蒋琦 王德龙 胡凯[2] Xie Changsheng Yu Zongguang Jiang Qi Wang Delong Hu Kai(Wuxi Zhongweiyixin Co., Ltd., Wuxi 214072,China China Electronics Technology Group Corporation N0.58 Research Institute, Wuxi 214035,China)

机构地区：[1]无锡中微亿芯有限公司,无锡214072 [2]中国电子科技集团公司第五十八研究所,无锡214035

出　　处：《微处理机》2017年第3期1-7,共7页Microprocessors

基　　金：国家科技重大专项资助项目(2015ZX01018101-005)

摘　　要：在FPGA芯片的发展中,为实现FPGA强大的功能和性能,在FPGA芯片上内置灵活、性能良好的锁相环来进行时钟管理。基于上述需求设计了一款应用于FPGA中的锁相环电路,该电路主体结构采用的是数模混合的三阶电荷泵锁相环电路,通过采用双环路和动态调节CP输出电流的电路结构扩大了输出时钟的频率输出范围、降低相位噪声、缩短PLL锁定时间,设计出的芯片功能和性能有了明显提高。In the development of FPGA,the strong function and the high performance are needed in FPGA design and a high performance PLL is embedded for the clock management.In the paper, according to the specification,we design a PLL used in FPGA, in which the PLL main structure is digital/analog mixed three-order CPPLL,then the circuit of dual-loop and fast-lock is used to enlarge output clock frequency and reduce phase-noise and lock time, so the PLL gets good application in the production.

关 键 词：FPGA器件 锁相环 电荷泵锁相环 双环路 快速锁定 相位噪声 

分 类 号：TN47[电子电信—微电子学与固体电子学]