基于FPGA的串行自适应误码测试仪设计  

作　　者：钟鸣 江洁 华伊 魏祎 陆卫强 

机构地区：[1]上海航天电子技术研究所,上海201109

出　　处：《信息通信》2017年第11期82-83,共2页Information & Communications

摘　　要：设计了基于FPGA的一种多种伪随机码型串行自适应误码测试仪,具有自适应功能,即能自动搜寻匹配的伪随机码进行比对。同一般的误码测试电路相比,该设计采用接收时钟实时产生比对码本,解决了接收数据与码本数据的位同步,同时不需要额外增加存储单元,结构、电路简单,易于实现,其多种类伪随机码型自适应误码比对的设计不受FPGA内部的存储资源和缓存资源的限制,具有良好的可扩展性和通用性,可广泛应用于误码测试设计中。

关 键 词：误码测试 自适应 位同步 

分 类 号：TN929.1[电子电信—通信与信息系统]