并行哈夫曼编码器的硬件设计与实现  

Hardware Design and Implementation of a Parallel Huffman Coding

作　　者：倪泽峰[1] 王振华[1] 谭毅华[1] 田金文[1] 柳健[1] 

机构地区：[1]华中科技大学图像信息处理与智能控制教育部重点实验室,武汉430074

出　　处：《微电子学与计算机》2002年第10期66-68,共3页Microelectronics & Computer

基　　金：总装"十五"预研资助项目(41321090201)

摘　　要：文章设计了一种并行编码的哈夫曼硬件编码器,它采用了流水线和并行编码方法,使得在一个时钟周期内可以编码一个字节的数据,在编码时显著降低了工作频率。文章给出了关键部分的实现方案并分析了实验结果。A new design of Huffman Coding Architecture is given in this paper, which uses pipeline and some kind of parallel coding structure. A byte can be coded in a single clock period. Consequently the coder can operate in higher speed. The core of implementation is given and analyzed.

关 键 词：编码器 硬件设计 哈夫曼编码 数据压缩 并行编码 HUFFMAN编码 

分 类 号：TN762[电子电信—电路与系统]