基于片上Loopback的FPGA DDR模块串行测试方法  

Serial Test Method of FPGA DDR Module Based on On-Chip Loopback

作　　者：王贺[1] 张大宇[1] 汪悦[1] 张松[1] WANG He;ZHANG Dayu;WANG Yue;ZHANG Song(China Academy of Space Technology,Beijing 100094)

机构地区：[1]中国空间技术研究院,北京100094

出　　处：《计算机与数字工程》2019年第1期24-28,共5页Computer & Digital Engineering

摘　　要：文章分析了Virtex FPGA中DDR模块的特点,设计了基于Loopback方法的DDR模块测试电路结构。该结构采用FPGA IOBUF构建了片上测试环路,实现了IDDR与ODDR的串行组合测试。与传统并行测试方法相比,串行测试仅需使用12路测试通道,同时将配置次数从16次减少到6次,可显著减少DDR模块的测试时间。This paper analyzes the feature of DDR module in Virtex FPGA,and designs the test circuit structure of DDR module based on Loopback method.The structure builds on-chip test circle by FPGA IOBUF modules,and realizes the serial combination test of IDDR and ODDR.Compared with tradition parallel test method,serial test only uses 12 channels of tester and reduces configuration times from 16 to 6.Furthermore,time of DDR module test will decrease remarkably.

关 键 词：FPGA DDR模块 片上Loopback 测试 

分 类 号：TN407[电子电信—微电子学与固体电子学]