一种12位500 MS/s电流舵DAC的设计  

作　　者：戴澜[1] 闫强强 

机构地区：[1]北方工业大学信息学院,北京100144

出　　处：《机电信息》2020年第15期142-144,共3页

摘　　要：基于中芯国际SMIC0.18μm标准CMOS 1P6M工艺,在Cadence EDA平台下设计完成了一款12位、采样率500 MHz的电流舵DAC。电路主体结构采用5+3+4的分段方式,其中模拟部分采用3.3 V电源供电,数字部分采用1.8 V供电,满量程电流20 mA,单端负载为25Ω,在时钟信号500 MHz、输入信号1.586914 MHz的条件下,测得SFDR为91 dB,电路的INL为±0.25 LSB、DNL为±0.15 LSB,整体功耗为75.6 mW。

关 键 词：电流舵DAC 带隙基准 电流源 SFDR 

分 类 号：TN792[电子电信—电路与系统]