基于FSM的序列检测器设计  

作　　者：薛娓娓[1] 李娣娜[1] 马惠铖[1] 

机构地区：[1]延安大学西安创新学院,陕西西安710100

出　　处：《电子制作》2020年第21期63-64,21,共3页Practical Electronics

摘　　要：本文基于有限状态机即FSM理论设计了一个能检测二进制序列“11010”的序列检测器,采用硬件描述语言verilog HDL用优化的“三段式”状态机描述对设计建模,经软件Modelsim10.4验证结果正确。本设计思路清晰,实现方法优化,电路运行可靠,是很好发挥有限状态机设计理论的一个应用。

关 键 词：状态机 序列检测器 verilog HDL 状态编码 

分 类 号：TN791[电子电信—电路与系统]