一种自主可控DSP用的定时器硬件设计  

A hardware design of timer for autonomous and controllable DSP

作　　者：马强[1,2] 周乐 MA Qiang;ZHOU Le(No.38th Research Institute,China Electronic Technology Group Corporation;AnHui Sliliepoch Technology Co.,Ltd)

机构地区：[1]中国电子科技集团公司第38研究所 [2]安徽芯纪元科技有限公司

出　　处：《中国集成电路》2021年第5期45-49,共5页China lntegrated Circuit

摘　　要：本文介绍了一种自主可控DSP用的定时器设计,该定时器属于DSP的慢速外设的一部分,通过APB总线和DSP内核相连,该定时器为64位定时器,也可分为2个32位定时器使用,主要有时钟模式和脉冲模式,时钟周期和脉冲宽度是可调的。This paper introduces a timer design for autonomous controllable DSP,which is part of the slow peripheral of DSP and is connected by the APB bus and DSP core.The timer is a 64-bit timer,can also be divided into 232-bit timers,mainly clock mode and pulse mode,clock period and pulse width is adjustable.

关 键 词：DSP 定时器 中断 

分 类 号：TP332.1[自动化与计算机技术—计算机系统结构]