基于FPGA的高速AD动态相位自校准实现  

作　　者：何广亮 汤晓云 

机构地区：[1]中国空空导弹研究院,河南洛阳471009 [2]空装驻洛阳地区第一军代表室,河南洛阳471009

出　　处：《电子制作》2021年第19期48-50,24,共4页Practical Electronics

摘　　要：在信号处理系统中,高速AD数据与随路时钟路径传输延时不同,可能导致数据接收絮乱,进而导致信号处理结果不正确。本文基于Xilinx 7系列FPGA和ADS4449芯片,利用FPGA中的IDELAYE2延时调整机制,设计了一种动态相位调整算法,自适应的调整数据与随路时钟的延时,通过采样时钟找到数据窗口的中心,实现通道内14bit数据的对齐,使得AD采集的数据稳定可靠,从而使得后续信号处理成为可能。经过±50℃的高低温实验证明该算法稳定可行。

关 键 词：高速AD ADS4449 随路时钟 IDELAYE2 数据窗口 

分 类 号：TN911.7[电子电信—通信与信息系统]