一种防止错锁的延迟锁相环及其锁相方法  

作　　者：韩彦武 龙晓东 薛小飞 

机构地区：[1]西安紫光国芯半导体有限公司

出　　处：《中国集成电路》2021年第12期39-41,共3页China lntegrated Circuit

摘　　要：动态随机存取存储器(DRAM)的工作频率不断提高,导致延迟锁相环[1]在高频时钟信号传输时需要更精确的对准能力。本文论述了一种防止错锁的延迟锁相环(DLL)及其锁相方法,包括延迟链[2]、第一鉴相器、逻辑控制电路、反馈电路、固定延时单元和第二鉴相器;能有效地防止输入时钟错误地锁定在反馈时钟的下降沿,从而更精确地实现了输入时钟上升沿和反馈时钟上升沿始终对齐。

关 键 词：DLL 反馈电路 延迟链 

分 类 号：TN911.8[电子电信—通信与信息系统]