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作 者:黄海生 党成 李鑫 叶小艳 HUANG Haisheng;DANG Cheng;LI Xin;YE Xiaoyan(School of Electronic Engineering,Xi’an University of Posts and Telecommunications,Xi’an 710121,China)
机构地区:[1]西安邮电大学电子工程学院,陕西西安710121
出 处:《现代电子技术》2022年第4期35-38,共4页Modern Electronics Technique
基 金:国家自然科学基金项目(61661049)。
摘 要:针对以太网映射器芯片中以太网链路和HDLC链路之间存在不同速率数据链路通信的相互转换问题,文中提出一种SDRAM控制器的设计方案并采用Verilog HDL来实现。在该设计电路中,仲裁器处理以太网链路和HDLC链路与SDRAM之间的数据传送请求,以太网模块将接收到的数据写入IN_FIFO缓冲区,仲裁器负责将IN_FIFO中的数据导入SDRAM。在约定信息速率(CIR)控制器的作用下,仲裁器将SDRAM中的数据写入OUT_FIFO缓冲区,HDLC模块将OUT_FIFO中的数据读出。采用双缓存模块的设计对写入与读出的数据进行缓存,既可减少资源消耗又能够提高SDRAM的读写速率;同时增设CIR控制器来控制从SDRAM中读出的以太网数据是否采用规定的速率。结果表明,文中设计的电路输入数据与输出数据完全一致,能够很好地解决不同数据链路在进行数据交互时的吞吐量差异问题。In allusion to the mutual conversion of data link communication with different rates between Ethernet link and HDLC link in Ethernet mapper chip,a design scheme of SDRAM controller is proposed and implemented by means of Verilog HDL.In this design circuit,the arbiter is use to process the data transmission request between the Ethernet link,HDLC link and SDRAM,the Ethernet module is used to write the received data into the IN_FIFO buffer,and the arbiter is responsible for importing data from IN_FIFO into SDRAM.Under the action of the committed information rate(CIR)controller,the arbiter is used to write the data in SDRAM to OUT_FIFO buffer,and the HDLC module is used to read out the data in OUT_FIFO.The design of dual cache module is used to cache the written and read out data,which can not only reduce the resource consumption,but also improve the read⁃write rate of SDRAM,and meanwhile CIR controller is added to control whether the Ethernet data read out from SDRAM can adopt the specified rate.The results show that the input data and output data of the circuit designed in this paper are completely consistent,which can well solve the problem of throughput difference in data interaction between different data links.
关 键 词:以太网映射器 链路通信 SDRAM控制器 Verilog HDL 约定信息速率 双缓存 以太网数据 吞吐量差异
分 类 号:TN402-34[电子电信—微电子学与固体电子学]
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