自适应快速锁定全数字锁相环设计  

作　　者：吝毅 陈维刚 朱天航 LIN Yi;CHEN Weigang;ZHU Tianhang

机构地区：[1]长安大学工程机械学院,陕西西安710000

出　　处：《信息技术与信息化》2022年第8期112-115,共4页Information Technology and Informatization

摘　　要：针对传统数字锁相环锁相范围小、速度低、精度差等问题,提出了一种自适应快速锁定全数字锁相环(all digital phase-locked loop,ADPLL)。采用PI控制与自适应控制相结合的方法,根据输入相位误差及频率大小,自适应控制器自动改变PI参数,提高了锁相速度并保证了锁相精度;同时环路滤波器采用具有比例积分特性的数字环路滤波器,该环路滤波器易于进行线性描述,并可以保证整个锁相系统稳态静差小,有较小的输出抖动。对提出的锁相环进行理论分析,并采用Verilog HDL语言编写相关代码,采用QuartusⅡ和Modelsim软件进行联合仿真,仿真证明该数字锁相环锁相范围大、速度快、精度高。

关 键 词：全数字锁相环 比例积分控制 自适应控制 现场可编程逻辑门阵列 自适应带宽 

分 类 号：TN911.8[电子电信—通信与信息系统]