基于排序网络的奇数大数逻辑门电路设计  

Design of odd-input majority logic gate circuitry based on sorting network

作　　者：王艳[1,2] 张楠[1,2] 郭靖[1,2] Wang Yan;Zhang Nan;Guo Jing(National Key Laboratory for Electronic Measurement Technology,North University of China,Taiyuan 030051,China;MOE Key Laboratory of Instrumentation Science&Dynamic Measurement,Taiyuan 030051,China)

机构地区：[1]中北大学电子测试技术国防重点实验室,太原030051 [2]仪器科学与动态测试教育部重点实验室,太原030051

出　　处：《电测与仪表》2022年第11期189-193,共5页Electrical Measurement & Instrumentation

基　　金：国家自然科学基金资助项目(61604133)。

摘　　要：针对SRAM存储器存在的软错误(Soft error),文章提出了一种可应用于差集码(Difference Set Code,DS)的奇数大数逻辑门(Majority Logic Gate,MLG)电路。论文构造的θ(θ为奇数)输入的MLG电路需要1个2^(-1)(θ+1)输入的排序网络、1个2^(-1)(θ-1)输入的排序网络、2^(-1)(θ-1)个2输入与门、1个2^(-1)(θ+1)输入或门。在FPGA上对比使用传统MLG电路和文中构造的MLG电路实现DS码译码器的硬件开销。结果表明,相比于使用传统MLG电路,DS码译码器在使用文中构造的MLG电路时,有效降低了Slices、逻辑延时、6-LUT、Flip-Flops。Aiming at the soft errors in SRAM memory,an odd-input majority logic gate(MLG)circuitry that can be applied to difference set code(DS)is proposed in this paper.When theθis odd,theθ-input MLG circuitry consists of one(θ+1)/2-input sorting network,one(θ-1)/2-input sorting network,(θ-1)/22-input AND-gate,one(θ+1)/2-input OR-gate.The hardware overhead of DS decoder is compared between the traditional MLG circuitry and the proposed MLG circuitry on FPGA.Compared with the traditional MLG circuit,when the DS decoder adopts the proposed MLG circuitry,Slices,logic delay,6-LUT,Flip-Flops are effectively reduced.

关 键 词：SRAM存储器 大数逻辑门 排序网络 FPGA 硬件开销 

分 类 号：TM13[电气工程—电工理论与新技术]