一种基于CPU总线通信的同步设计方法  

作　　者：宁静 邓一帆 刘陶然 吴维林 陈云 

机构地区：[1]上海航天电子技术研究所

出　　处：《数字技术与应用》2023年第4期151-153,198,共4页Digital Technology & Application

摘　　要：在宇航产品设计中,有时需要把多个FPGA作为外设挂接在CPU并行总线上。出于功能实现需求,FPGA和CPU可能工作在不同的时钟域下,而不同时钟域下的信号传输需要进行跨时钟域处理来避免亚稳态问题。本文通过介绍常用的CPU总线通信同步设计方法,提出了握手协议存在的安全隐患,如果仅对CPU控制信号进行跨时钟域处理,可能导致FPGA内部触发器的数据端产生毛刺,从而导致FPGA误响应CPU指令。经过仿真测试证明,在CPU读写时序余量充裕的前提下,可以采用对多比特的地址线和数据线打一拍的操作来解决FPGA内部触发器数据端的毛刺问题,为更可靠地进行总线通信提供了一种思路。

关 键 词：同步设计 并行总线 地址线 读写时序 触发器 总线通信 握手协议 数据线 

分 类 号：TP273[自动化与计算机技术—检测技术与自动化装置]