CAVLC解码的优化设计及其FPGA验证  

Optimization Design and FPGA Verification of CAVLC Decoding

作　　者：姚洁[1] YAO Jie(Jiangsu Institute of Automation,Lianyungang,Jiangsu 222000,China)

机构地区：[1]江苏自动化研究所,江苏连云港222000

出　　处：《自动化应用》2023年第12期214-217,共4页Automation Application

摘　　要：为了提高解码效率,提高实时性,本文从码表结构和码表实现细节两个方面提出了优化策略,并设计了熵解码实现的状态机,最后利用FPGA进行了验证。In order to improve the decoding efficiency and real-time performance,this paper proposes optimization strategies from two aspects of code table structure and code table implementation details,and designs a state machine for entropy decoding.Finally,it is verified by FPGA.

关 键 词：CAVLC熵解码 状态机 FPGA 

分 类 号：TP277[自动化与计算机技术—检测技术与自动化装置]