基于SystemVerilog的验证架构  

作　　者：毛茏玮 李勇 曾鹏 

机构地区：[1]成都国信安信息产业基地有限公司,四川成都610041

出　　处：《电子元器件与信息技术》2024年第4期44-47,共4页Electronic Component and Information Technology

摘　　要：可编程逻辑器件软件测试中通常采用工程原生平台注入Verilog激励的验证架构,而如今绝大多数现场可编程逻辑门阵列(FPGA)软件均采用分层设计,基于Verilog的验证架构复杂度高、验证容错低等缺陷逐渐暴露。针对大规模数据处理类FPGA程序验证,本文提出了基于SystemVerilog的验证架构,并以ST_BUS、PCM等接口类模块,IRIG-B(DC)、TOD等传输时序类模块为对象,分别列举了相应封装包实例。仿真结果显示,基于SystemVerilog的验证架构能够适配Mentor公司的QuestaSim仿真环境,大大降低顶层测试组件的复杂度。

关 键 词：验证架构 FPGA软件 System Verilog 

分 类 号：TP311.53[自动化与计算机技术—计算机软件与理论]