基于FPGA的SDI并行扰码器设计与实现  

作　　者：吴智杰 刘汉瑞[1] 吴浩怡[1] 

机构地区：[1]广东工业大学物理与光电工程学院,广东广州510006

出　　处：《电脑知识与技术》2024年第33期102-105,共4页Computer Knowledge and Technology

基　　金：广东省自然科学基金(2021A1515010179)。

摘　　要：文章深入研究了SDI协议和扰码原理,在串行扰码的基础上,提出了一种并行扰码算法,并基于移位寄存器和异或门完成了硬件实现,采用FPGA实现了20位并行SDI扰码和解码器。相较于串行扰码,并行扰码能够以更低的时钟频率实现更稳定可靠的加扰和解扰,更好地满足SDI和SERDES接口的高速传输需求。采用Verilog语言和流水线技术实现了并行扰码模块,并在FPGA平台上完成了仿真、环路测试和功能验证。测试表明,该方案可实现稳定的SDI扰码和解扰码,相对比于使用IP核,减少了约30%LUT资源的使用。

关 键 词：FPGA SDI 扰码 并行 流水线 

分 类 号：TN919.3[电子电信—通信与信息系统]