基于FPGA和比特对编码的乘法器设计  

作　　者：刘德全 管浩洋 孟祥意 

机构地区：[1]宁夏师范大学,宁夏固原756000

出　　处：《电子制作》2024年第23期8-13,39,共7页Practical Electronics

基　　金：宁夏师范大学本科教学项目(NJYZYGGK2405)。

摘　　要：为了实现无符号数和有符号数的快速混合乘法运算,本文设计了基于FPGA的比特对编码乘法器,实现了8×8、16×16、32×32和64×64位四种有符号数和无符号数的混合乘法器;程序采用算法状态机和数据通路图(ASMD)的设计方法,具有可扩展、可移植和重复使用的特性,对于其他位数的比特对编码乘法器,可直接在上述乘法器上进行移植。对原始的比特对编码算法进行了优化,实现了运算速度更快的增强型比特对编码乘法器。最后,利用Quartus II 13.0和ModelSim10.1软件平台进行程序设计和仿真,仿真结果表明,本文提出的四种增强型币比特对编码乘法器的延迟时间优于与目前文献中提出的乘法器或者其他平台提供的乘法器,8×8位混合乘法器延迟时间提升了86.7%,16×16位混合乘法器延迟时间提升了50%,32×32位混合乘法器延迟时间提升了15.5%,64×64位混合乘法器的延迟时间提升了57.6%,可以快速实现有符号数和无符号数的混合乘法运算,能够满足实际需求。

关 键 词：比特对编码 可编程逻辑门阵列器件 无符号/有符号乘法器 优化算法 

分 类 号：TN492[电子电信—微电子学与固体电子学]