一种用于高速同步数据采集设备的数字锁相环  

An All-Digital Phase Locked Loop for High-Speed Synchronous Data Acquisition

作　　者：林旭[1] 余锋[1] 

机构地区：[1]浙江大学数字技术及仪器研究所,浙江杭州310027

出　　处：《微电子学》2003年第4期348-351,共4页Microelectronics

摘　　要：　介绍了一种适用于可编程逻辑器件、为高速同步数据采集设备提供可靠时钟解决方案的全数字锁相环电路。该电路采用路径延时环形数控振荡器,并具备时钟倍频和同步功能,最高工作频率可达100MHz,同步和频率锁定误差不超过1ns。采用标准硬件描述语言设计,可适用于各种可编程逻辑器件,具有简单灵活、可移植性强、易于控制的特点。An alldigital phase locked loop for highspeed synchronous data acquisition is presented in this paper A ring oscillator called 'path delay' is used in the proposed architecture The circuit can provide clock frequency multiplication and synchronization The maximum operating frequency is 100 MHz with phase error and period error less than 1 ns The device is designed with standard HDL,so it can be implemented in different PLD's

关 键 词：锁相环 数控振荡器 数据采集 路径延时 可编程逻辑器件 

分 类 号：TN911.8[电子电信—通信与信息系统] TN431.2[电子电信—信息与通信工程]