对数跳跃加法器的算法及结构设计  

Algorithm and Structure Design of Logarithmic Skip Adder

作　　者：贾嵩[1] 刘飞[1] 刘凌[1] 陈中建[1] 吉利久[1] 

机构地区：[1]北京大学微电子研究院,北京100871

出　　处：《电子学报》2003年第8期1186-1189,共4页Acta Electronica Sinica

基　　金：专用集成电路设计服务体系 (No .41 50 1 1 0 0 50 1 );基于 0 5~ 1 μm的IP库研究 (No .41 30 80 1 0 4 0 2 )

摘　　要：本文介绍一种新型加法器结构———对数跳跃加法器 ,该结构结合进位跳跃加法器和树形超前进位加法器算法 ,将跳跃进位分组内的进位链改成二叉树形超前进位结构 ,组内的路径延迟同操作数长度呈对数关系 ,因而结合了传统进位跳跃结构面积小、功耗低的特点和ELM树形CLA在速度方面的优势 .在结构设计中应用Ling′s算法设计进位结合结构 ,在不增加关键路径延迟的前提下 ,将初始进位嵌入到进位链 .32位对数跳跃加法器的最大扇出为 5 ,关键路径为 8级逻辑门延迟 ,结构规整 ,易于集成 .spectre电路仿真结果表明 ,在 0 2 5 μmCMOS工艺下 ,32位加法器的关键路径延迟为 76 0ps,10 0MHz工作频率下功耗为 5 2mW .ISA (Logarithmic Skip Adder) Algorithm is introduced in this paper. LS A is a hybrid structure of carry skip adder and ELM carry lookahead adder, which replaces serial carry chain with binary tree structure. In structure design, a carry-incorporated structure to include the primary carry input in carry chain is found to reduce logic depth. With its regular structure, 32-bit LSA has a logic depth of 8 and a fanout no more than 5. Circuit simulating results in 0.25 μm CMOS process show a critical path delay of 760 ps.

关 键 词：加法器 对数跳跃 结构设计 进位结合 

分 类 号：TP342.21[自动化与计算机技术—计算机系统结构]