一种位同步时钟提取方案及实现  

A New Technique for Rapid Picking- up Bit Synchronous Clock in Digital Communication

作　　者：王兰勋[1] 荣民[1] 

机构地区：[1]河北大学

出　　处：《无线电工程》2003年第10期59-61,共3页Radio Engineering

摘　　要：提出了一种数字通信中位同步时钟信号快速提取的方案。本方案比通常用的锁相环法具有同步快、实现简单等特点。据此方案设计了位同步时钟提取电路,并用CPLD予以实现,同时给出了该电路的仿真实验结果。

关 键 词：数字通信 位同步 时钟信号 锁相环 CPLD 

分 类 号：TN919.34[电子电信—通信与信息系统]