Static CMOS Implementation of Logarithmic Skip Adder  

对数跳跃加法器的静态 CMOS实现(英文)

作　　者：贾嵩[1] 刘飞[1] 刘凌[1] 陈中建[1] 吉利久[1] 

机构地区：[1]北京大学微电子研究院,北京100871

出　　处：《Journal of Semiconductors》2003年第11期1159-1165,共7页半导体学报（英文版）

基　　金：预研资助项目(Nos.413 0 80 10 40 2,415 0 110 0 5)~~

摘　　要：Circuit design of 32 bit logarithmic skip adder (LSA) is introduced to implement high performance,low power addition.ELM carry lookahead adder is included into groups of carry skip adder and the hybrid structure costs 30% less hardware than ELM.At circuit level,a carry incorporating structure to include the primary carry input in carry chain and an 'and xor' structure to implement final sum logic in 32 bit LSA are designed for better optimization.For 5V,1μm process,32 bit LSA has a critical delay of 5 9ns and costs an area of 0 62mm 2,power consumption of 23mW at 100MHz.For 2 5V,0 25μm process,critical delay of 0 8ns,power dissipation of 5 2mW at 100MHz is simulated.介绍了一种 32位对数跳跃加法器结构 .该结构采用 EL M超前进位加法器代替进位跳跃结构中的组内串行加法器 ,同 EL M相比节约了 30 %的硬件开销 .面向该算法 ,重点对关键单元进行了晶体管级的电路设计 .其中的进位结合结构利用 L ing算法 ,采用支路线或电路结构对伪进位产生逻辑进行优化 ;求和逻辑的设计利用传输管结构 ,用一级逻辑门实现“与 -异或”功能 ;1.0 μm CMOS工艺实现的 32位对数跳跃加法器面积为 0 .6 2 mm2 ,采用 1μm和 0 .2 5 μm工艺参数的关键路径延迟分别为 6 ns和 0 .8ns,在 10 0 MHz下功耗分别为 2 3和 5 .2 m W.

关 键 词：logarithmic skip carry incorporating sum logic circuit design 

分 类 号：TN432[电子电信—微电子学与固体电子学]