并行扰码模块的FPGA设计  

FPGA Design of Parallel Scramble Module

作　　者：柳利军[1] 李德芳[1] 李建新[1] 

机构地区：[1]武汉科技大学,湖北武汉430070

出　　处：《现代电子技术》2004年第2期7-8,共2页Modern Electronics Technique

摘　　要：介绍了一种根据串行扰码算法推导出并行扰码算法的方法 ,并采用 FPAG实现了The method of derivation from serial scramble alg or ithm to parallel scramble algorithm is introduced in this paper,and the 8 b par allel is implemented based on FPGA

关 键 词：扰码 并行 FPGA 串行 

分 类 号：TP312[自动化与计算机技术—计算机软件与理论]