Cache实验中的主存储器接口设计  

Interface Design of Main Memory for Cache Experiment

作　　者：冯建文[1] 章复嘉[1] 

机构地区：[1]杭州电子工业学院计算机分院,浙江杭州310037

出　　处：《实验室研究与探索》2004年第4期31-33,共3页Research and Exploration In Laboratory

摘　　要：本文介绍了一种在传统计算机组成原理实验仪上,开设Cache实验时的主存储器的接口设计方法,并给出了电路和数据通路分析,最后进行了性能比较。This article introduced a way of interface design of main memory for Cache experiment on a traditional experiment packet of computer organization and architecture. The circuit and data access analysis were presented. Finally, a performance compaison was given.

关 键 词：《计算机组成原理》课 Cache实验 主存储器 接口设计 电路原理 

分 类 号：TP301[自动化与计算机技术—计算机系统结构] TP333[自动化与计算机技术—计算机科学与技术]