Path-Based Timing Optimization by Buffer Insertion with Accurate Delay Model  

采用精确时延模型基于路径的缓冲器插入时延优化(英文)

作　　者：张轶谦[1] 周强[1] 洪先龙[1] 蔡懿慈[1] 

机构地区：[1]清华大学计算机科学与技术系,北京100084

出　　处：《Journal of Semiconductors》2004年第5期520-525,共6页半导体学报（英文版）

基　　金：国家高技术研究发展计划 (批准号 :2 0 0 2AA1Z14 60);国家自然科学基金(批准号:60 1760 16)项目资助~~

摘　　要：An algorithm of path based timing optimization by buffer insertion is presented.The algorithm adopts a high order model to estimate interconnect delay and a nonlinear delay model based on look up table for gate delay estimation.And heuristic method of buffer insertion is presented to reduce delay.The algorithm is tested by industral circuit case.Experimental results show that the algorithm can optimize the timing of circuit efficiently and the timing constraint is satisfied.提出了一种基于路径的缓冲器插入时延优化算法 ,算法采用高阶模型估计连线时延 ,用基于查表的非线性时延模型估计门延迟 .在基于路径的时延分析基础上 ,提出了缓冲器插入的时延优化启发式算法 .工业测试实例实验表明 ,该算法能够有效地优化电路时延 。

关 键 词：buffer insertion timing optimization interconnect planning routing algorithm 

分 类 号：TN402[电子电信—微电子学与固体电子学]