DDFS逻辑优化设计及Verilog实现  

Optimization Logic Design of DDFS in Verilog

作　　者：史喆[1] 杨银堂[1] 

机构地区：[1]西安电子科技大学微电子研究所,陕西西安710071

出　　处：《微电子学与计算机》2004年第5期37-40,共4页Microelectronics & Computer

摘　　要：文章主要介绍了在直接数字频率合成器DDFS穴DirectDigitalFrequencySynthesizer雪系统中,为了提高芯片运算速度,加大输出带宽,减小芯片规模从而提高可靠性和提高频谱纯度等,而采用的优化方法及其VerilogHDL实现。Optimizations based on the VerilogHDL for performance improvement DDFS design is presented. They permit the optimal of DDFS hardware to minimizing the bad effects of finite phase word length, increasing the output spectral purity of chip and the chip speed and decreasing the chip area.

关 键 词：流水线 输入寄存器结构 加法器最低位修正 压缩存储查找表 

分 类 号：TN492[电子电信—微电子学与固体电子学]