高速A/D转换器的数字电路设计  

A Digital Circuit of Pipeline Architecture ADC

作　　者：朱芸[1] 郭裕顺[1] 

机构地区：[1]杭州电子科技大学电子信息学院,浙江杭州310018

出　　处：《杭州电子科技大学学报（自然科学版）》2007年第5期9-12,共4页Journal of Hangzhou Dianzi University：Natural Sciences

基　　金：浙江省科技厅重大科技计划(2005Z10052)

摘　　要：介绍用于高速高分辨率流水线结构的模数转换器的数字电路。该数字电路包括时钟发生器和数字校正电路。时钟发生器产生采用的是两路延迟单元负反馈得到;数字校正电路采用改进的流水线操作方式,以期达到减少延迟单元,节省硬件功耗,降低误差操作。该数字电路在0.6μmCMOS工艺中能满足高速ADC的时序要求,并对各级输出的数据在同步时钟的控制下进行加法运算,最终将输入的模拟信号转换成数字信号输出。The design of digital circuits of 20 MSample/s,10 bits,pipeline ADC implemented in 0.6um technology is presented.Circuit techniques used to achieve this level of power dissipation include clock generation and digital correction.To guarantee the signal at output of an op amp is sampled in a steady state non-overlapping clock signals generated by a negative feedback delay block are used in adjacent stages.Unlike in traditional correction technique,less delay blocks are used in the optimized digital correction circuit.Both have a crucial impact in converting analog input signal to digital output one.

关 键 词：模数转换器 流水线 时钟发生器 延时单元 数字校正 

分 类 号：TN942[电子电信—信号与信息处理]