基于FPGA的CRC-5算法的实现  

作　　者：刘立新[1] 杨宏[1] 

机构地区：[1]西安邮电学院电信系,陕西西安710061

出　　处：《科技资讯》2008年第1期224-225,共2页Science & Technology Information

基　　金：陕西自然科学基础研究计划资助;编号:2007D15

摘　　要：介绍了循环冗余校验CRC算法原理和校验规则,分析了CRC校验码的具体计算方法,并以CRC-5为例,给出了使用硬件描述语言Verilog HDL来实现CRC-5算法的流程图,在程序中实现的是串行移位计算,并以Altera公司开发的EDA工具QuartusⅡ作为编译、仿真平台,选用Cyclone系列中的EP1C6Q240C8器件,完成了CRC-5编码器的FPGA实现,其实现速度可达400MHz。

关 键 词：循环冗余校验 VERILOG HDL FPGA 

分 类 号：TN791[电子电信—电路与系统]