三维片上网络测试的时间优化方法  

Optimization of the Test Time on Three-Dimensional NoC

作　　者：欧阳一鸣[1] 刘蓓[1] 齐芸[1] 

机构地区：[1]合肥工业大学计算机与信息学院,合肥230009

出　　处：《计算机研究与发展》2010年第S1期332-336,共5页Journal of Computer Research and Development

基　　金：国家自然科学基金项目(60876028);国家自然科学基金重点项目(60633060);安徽省自然科学基金项目(090412034);安徽高校省级自然科学研究重点项目(KJ2010A269)

摘　　要：三维集成电路具有比传统的平面集成电路更高的性能.在三维集成电路上进行有效的测试架构设计和优化技术可以减少集成电路的测试代价.提出了一种三维片上网络测试的时间优化解决方案.首先根据封装前的IP核测试时间,为各层芯片选择合适的IP核,使得每层芯片上的IP核总的测试时间最接近;再利用整数线性规划和随机舍入的方法,在总的数据位宽限制下,再次为每层芯片分配合适的TAM数据线宽度,进一步减小各层芯片上IP核的测试时间.在ITC02标准下得到的实验结果可以看出,3DNoC的测试时间与2DNoC的测试时间相比有了大幅度的降低.三维集成电路具有比传统的平面集成电路更高的性能.在三维集成电路上进行有效的测试架构设计和优化技术可以减少集成电路的测试代价.提出了一种三维片上网络测试的时间优化解决方案.首先根据封装前的IP核测试时间,为各层芯片选择合适的IP核,使得每层芯片上的IP核总的测试时间最接近;再利用整数线性规划和随机舍入的方法,在总的数据位宽限制下,再次为每层芯片分配合适的TAM数据线宽度,进一步减小各层芯片上IP核的测试时间.在ITC02标准下得到的实验结果可以看出,3DNoC的测试时间与2DNoC的测试时间相比有了大幅度的降低.

关 键 词：三维片上系统 测试时间 IP核布局设计 位宽分配 

分 类 号：TP3[自动化与计算机技术—计算机科学与技术]