10G以太网的UTOPIA接口设计  

UTOPIA interface design in ten gigabit ethernet

作　　者：刘昭[1] 史国炜[1] 曾烈光[1] 

机构地区：[1]清华大学电子工程系微波与数字通信技术国家重点实验室,北京100084

出　　处：《清华大学学报（自然科学版）》2004年第7期962-965,共4页Journal of Tsinghua University(Science and Technology)

基　　金：国家"八六三"高技术项目(2001AA121071)

摘　　要：为了解决10G以太网接入系统中ATM通用测试及操作物理层接口(UTOPIA接口)的设计问题,提出了并行状态机的设计方法。讨论了10G以太网接入系统的整体结构和接口设计。提出了求L-并行状态机的可达状态集、状态转移表、状态序列集以及动作表的算法。并以这些算法为基础,讨论了L-并行状态机的设计复杂度问题。以此方法为基础,设计了两路并行的10G以太网接入系统的UTOPIALevel-4接口,使芯片所需的工作时钟频率降低了一半,从而证明此方法可以有效地应用于并行状态机的设计。Algorithms are presented to design Universal Test & Operations PHY Interface for an ATM (UTOPIA) Level-4 interface in a ten gigabit ethernet access system. The parallel FSM designs include the ability get the set of reachable states, the state transition table, the possible state sequences and the output table of the parallel FSM. A block diagram is given for the ten gigabit ethernet access system with a detailed UTOPIA Level-4 interface design. The algorithms were used to analyze the complexity of parallel FSMs. A two-way parallel UTOPIA Level-4 interface has been designed to reduce the ten gigabit ethernet access system clock rate by one half.

关 键 词：以太网 并行 有限状态机 

分 类 号：TP393.11[自动化与计算机技术—计算机应用技术]