RTL级模拟矢量自动生成设计化简方法研究  

Design Reduction Method for RT-Level Automatic Generation of Simulation Vectors

作　　者：李暾[1] 郭阳[1] 李思昆[1] 

机构地区：[1]国防科学技术大学计算机科学与技术学院,长沙410073

出　　处：《计算机辅助设计与图形学学报》2004年第5期671-677,共7页Journal of Computer-Aided Design & Computer Graphics

基　　金：国家自然科学基金 ( 6 0 30 30 11;90 2 0 70 19);国家"八六三"高技术研究发展计划( 2 0 02AA1Z14 80 )资助

摘　　要：提出一种Verilog程序切片算法 ,给出了该算法的正确性证明的理论框架 ;并利用提出的Verilog程序切片算法对VerilogRTL级设计进行化简 ,实现模拟矢量自动生成状态化简目的 实验结果表明 :该算法对状态化简效果非常明显 。A new Verilog program slicing algorithm with its theoretical framework of correctness verification is presented It is utilized to reduce the complexity of Verilog RT Level design and simplify the state space of automatic simulation vector generation Experiment results show that this new method can reduce the state space greatly, thus efficiently solved the state space explosion problem

关 键 词：VLSI Verilog程序切片 有限状态机 模拟矢量自动生成 RTL级 

分 类 号：TP391.72[自动化与计算机技术—计算机应用技术]