集成电路互连线寄生电容提取的软件设计  

Software Design for Parasitic Capacitance Extraction of IC Intercon nections

作　　者：薛金涛[1] 冯勇[1] 林海[1] 王高峰[1] 

机构地区：[1]武汉大学软件工程国家重点实验室武汉大学黄彰任信息技术研究所,武汉430072

出　　处：《计算机工程与应用》2004年第26期106-108,共3页Computer Engineering and Applications

基　　金：国家自然科学基金重大研究计划重点项目:互连线建模;仿真和综合(编号:90307017)

摘　　要：论文提出了一个超大规模集成电路(VLSI)片上三维互连线寄生电容精确提取流程模型。文中研究了该提取流程中计算区域的自动划分问题,并对该流程各个模块进行了设计。In this paper,an on-chip parasitic capacitanc e extraction model of VLSI interconnections has been presented which captures3D geometry from layout design and process technology information.An automatic pl anning of computa-tional region is discussed in detail and program modules of t he extraction flow have been designed.

关 键 词：VLSI 互连线 电容提取 

分 类 号：TP391[自动化与计算机技术—计算机应用技术]