万兆以太网物理层解码电路设计  

The Design of Physical Coding Sublayer Circuit for Ten-Gigabit Ethernet

作　　者：费瑞霞[1] 朱恩[1] 赵文虎[1] 王志功[1] 

机构地区：[1]东南大学射频与光电集成电路研究所,南京210096

出　　处：《南京师范大学学报（工程技术版）》2003年第4期75-78,共4页Journal of Nanjing Normal University(Engineering and Technology Edition)

基　　金：国家"八六三"计划项目 (2 0 0 1AA12 10 74)资助

摘　　要：采用 0 18umCMOS工艺设计了万兆以太网 10GBASE R标准的物理层电路芯片 .该芯片接收 16路 64 4 5 3Mb/s的并行数据 ,输出 72路 15 6 2 5Mb/s的并行数据 .电路采用并行处理方式 .Based on the protocol of ten gigabit Ethernet 10?G BASE R,the circuit of the physical coding sublayer is designed. The circuit's inputs are 16?644 53?Mb/s parallel data, and it's outputs are 72?156 25?Mb/s parallel data. Using 0 18?μm CMOS, the circuit is realized in full custome.

关 键 词：64B/66B码 解码 并行处理方法 解扰器 同步 

分 类 号：TN722.7[电子电信—电路与系统]