基于高速串行BCD码除法的数字频率计的设计  

作　　者：徐辉[1] 王祖强[1] 王照君[1] 

机构地区：[1]山东大学信息科学与工程学院,250100

出　　处：《电子技术应用》2004年第8期72-74,共3页Application of Electronic Technique

摘　　要：介绍了在FPGA芯片上实现数字频率计的原理。对各种硬件除法进行了比较,提出了高速串行BCD码除法的硬件算法,并将其应用在频率计设计中。

关 键 词：数字频率计 周期测量 FPGA VHDL 状态机 串行BCD码除法 

分 类 号：TM935.133[电气工程—电力电子与电力传动]