从Simulink模型自动生成VHDL代码——基于DSP Builder的FPGA设计流程  

Automatic Generating VHDL Code from Simulink Model——A FPGA Design Flow Based on DSP Builder

作　　者：张志亮[1] 赵刚[1] 齐星刚[1] 

机构地区：[1]四川大学电子信息学院,四川成都610065

出　　处：《现代电子技术》2004年第23期4-6,共3页Modern Electronics Technique

摘　　要：介绍了基于 Altera提供的 DSP Builder开发工具从 Simulink模型自动生成 VHDL 代码的一种新的 F PGA设计流程 ,并基于此流程实现了一个 7阶 F IR数字低通滤波器。A new FPGA design flow using Altera DSP Builder to generate VHDL code automatica lly from Simulink model is introduced in this paper, and a 7steps FIR di gital lowpass filter is successful implemented with this flow.

关 键 词：DSP BUILDER SIMULINK 自动生成 FPGA设计流程 

分 类 号：TP312[自动化与计算机技术—计算机软件与理论]