0.25 μm CMOS千兆以太网发送器设计  

Design of a Gigabit Ethernet Transmitter using 0.25 μm CMOS Technology

作　　者：黎飞[1] 王志功[1] 赵文虎[1] 鲍剑[1] 朱恩[1] 

机构地区：[1]东南大学射频与光电集成电路研究所,江苏省南京市210096

出　　处：《电子工程师》2004年第12期26-29,33,共5页Electronic Engineer

基　　金：国家863计划项目资助项目(2001AA121074)

摘　　要：分析了千兆以太网体系结构,给出了符合IEEE802.3z标准中1000BASEX规范的发送器电路结构,并采用TSMC0.25μmCMOS混合信号工艺设计了符合该规范的高速复接电路和锁相环时钟倍频电路。芯片核心电路面积分别为(0.3×0.26)mm2和(0.22×0.12)mm2。工作电压2.5V时,芯片核心电路功耗分别为120mW和100mW。时钟倍频电路的10倍频输出时钟信号频率为1.25GHz,其偏离中心频率1MHz处的单边带相位噪声仅为-109.7dBc/Hz。在驱动50Ω输出负载的条件下,1.25Gbit/s的高速输出数据信号摆幅可达到410mV。Basing on the IEEE 802.3z Gigabit Ethernet Standard, a 0.25 μm CMOS transmitter is proposed in this paper. It includes a PLL frequency synthesizer and a multiplexer. The core size of the frequency synthesizer and the multiplexer are 0.3×0.26 mm 2and 0.22×0.12 mm 2 respectively. And their power consumption are respectively 120 mW and 100 mW. A 1.25 GHz output clock signal of the PLL frequency synthesizer exhibits phase noise of -109 dBc/Hz at 1 MHz off the carrier. Driving a 50 Ω load, the serial output data signal at 1.25 Gbit/s has an amplitude of 410 mV.

关 键 词：发送器 CMOS 倍频电路 电路功耗 相位噪声 芯片 TSMC 千兆以太网 高速 输出 

分 类 号：TN432[电子电信—微电子学与固体电子学] TP393[自动化与计算机技术—计算机应用技术]