Viterbi译码器的硬件实现  

Hardware Implementation of a Viterbi Decoder

作　　者：汪晓岩[1] 胡庆生 孙荣久[1] 樊昊[1] 易浩勇[1] 

机构地区：[1]国家电力公司南京自动化研究,江苏南京210003 [2]中兴公司南京研究所,江苏南京210002

出　　处：《微电子学》2002年第4期297-301,共5页Microelectronics

基　　金：国家电力公司资助科学技术项目--中压配电网复合通信方式研究 (SPKJ0 11- 11)

摘　　要：介绍了一种 Viterbi译码器的硬件实现方法。设计的基于硬判决的 Viterbi译码器具有约束长度长 (9)、译码深度深 (6 4 )的特点。为了兼顾硬件资源与电路性能两个方面 ,在设计中使用了 4个 ACS单元 ,并根据 Xilinx Virtex系列 FPGA的结构特点 ,利用 FPGA内部的 Block RAM保存汉明距离和幸存路径 。This paper describes the architecture and hardware implementation of a Viterbi decoder, for which a constraint length of 9 and a traceback length of 64 have been achieved. To make trade off between resource and capability or speed,4 parallel ACS's that fit in the architecture of Xilinx FPGA were used in the Viterbi decoder, and the speed of the decoder has been improved by using interior BlockRAM in the FPGA.

关 键 词：电力线通信 数字通信 VITERBI译码器 FPGA 专用集成电路 

分 类 号：TN492[电子电信—微电子学与固体电子学]