读写数据宽度不同的异步FIFO设计  

Asynchronous FIFO Design with Different Data Width between Reading and Writing

作　　者：王纲毅[1] 王振华[1] 田金文[1] 柳健[1] 

机构地区：[1]华中科技大学电子与信息工程系图像中心,武汉430074

出　　处：《计算机与数字工程》2005年第6期107-110,共4页Computer & Digital Engineering

摘　　要：提出并实现了具有总线功能的异步FIFO,即写入字宽和读出字宽不同的高速异步FIFO设计。此FIFO基于Altera公司的Stratix系列FPGA实现,达到了高于200Mhz的工作频率,采用verilog语言设计,通过对设计进行简单的修改,即可应用于各种不同的系统的设计,给很多带宽不匹配的系统提供了一种简单的解决方案。A high speed asynchronous fifo design which has different data width when writing and reading, is proposed and implemented. The fifo is based on the Stratix serial FPGA device,and can run at high speed up to 200MHz., it is designed with Verilog HDL, and can be applied to many system designs with simple modification.The design gives a simple resolvent to many systems which have different bus widths.

关 键 词：FPGA 异步 FIFO 格雷码 VERILOG 总线匹配 

分 类 号：TP336[自动化与计算机技术—计算机系统结构]