基于FPGA的MPEG-4可变长解码器设计  

作　　者：蒋勇[1] 罗玉平[1] 

机构地区：[1]中国科学技术大学电子科学与技术系,合肥230026

出　　处：《集成电路应用》2005年第8期51-54,共4页Application of IC

摘　　要：本文讨论了一种高吞吐量流水方式构建的MPEG-4可变长解码器的设计与仿真结果。在这种解码器中,我们采用了基于PLA的并行解码算法,这种算法能够实现每个时钟解码一个码字。同时,为了提高解码的效率,降低操作的延迟,我们在设计中还引入了流水线操作方式、码表分割等技术,这些技术有利于并行操作的实现。在文章的最后一部分,我们给出了FPGA的仿真结果,结果显示这种结构的解码器完全能够满足MPEG-4的可变长数据的解码需求。

关 键 词：MPEG-4 可变长解码器 设计 FPGA 

分 类 号：TN764[电子电信—电路与系统]