高密度可编程逻辑器件在高速锁相环中的应用  

High Density PLD Solutions for High Speed Phase Locked Loops (PLL)

作　　者：章开和 赵元平 

机构地区：[1]上海莱迪思半导体公司,200233

出　　处：《今日电子》1995年第5期119-122,共4页Electronic Products

摘　　要：引言 本文介绍一种鉴相器(PD)的结构,它与压控振荡器(VCO)一起便构成频率合成器。除VCO及阻容件(时间常数)外的所有逻辑全部在ispLSI2032器件内实现。这些逻辑包括鉴相器及两个4bit可预置减计数器。 之所以指定用ispLSI2032器件,是因为它的性能好、尺寸小,ispLSI2032器件是当今已经上市的最高速度的高密度可编程逻辑器件,其集成密度为1000PLD门,系统速度可达150MHz。用它能更为方便快速地实现各种非标准化的特殊逻辑设计,而且在设计完成后随时随地可以进行修改和升级。 锁相环(PLL)电路在许多应用场合中被广泛采用,从通信到音频和视频设备。该电路用来确保某一时钟及其相位的稳定而且与某一参考信号相同步。

关 键 词：高速锁相环 程序逻辑器件 锁相环 鉴相器 

分 类 号：TN911.8[电子电信—通信与信息系统]