时序电路可及状态的枚举和自动测试生成  

作　　者：刘泽坚[1] 刘华[1] 周天戎[1] 胡逢曜[1] 

机构地区：[1]上海交通大学信控系光纤所

出　　处：《微电子测试》1995年第3期4-11,共8页

基　　金：国家自然科学基金;批准号09376021

摘　　要：复杂时序电路的测试生成被公认为VL-SI电路测试的难题之一。本文在分析已发表文献对此问题研究情况的基础上,提出一种实用的、可靠的测试生成方法。本方法的特点有二。一是以时序电路可及状态的分析为依据,建立同步、异步时序电路测试的统一数学模型,完全地、准确地反映电路的稳态功能。二是以图论算法为工具,从电路强连通状态转换图中找出最优测试向量序列。此法适用于数字系统层次或功能测试,有效地降低计算复杂性,加快测试生成速度,可望发展成为VLSI电路实用化测试生成方法的一条新途径。

关 键 词：时序电路 VLSI电路 测试 可及状态 枚举 

分 类 号：TN470.7[电子电信—微电子学与固体电子学]