3-DES算法的一种硬件实现  

A Hardware Implementation for Triple DES Algorithm

作　　者：黄本雄[1] 鲍跃魁[1] 胡海[1] 

机构地区：[1]华中科技大学电子与信息工程系,武汉430074

出　　处：《计算机与数字工程》2005年第8期86-89,共4页Computer & Digital Engineering

摘　　要：介绍了3-DES加密算法的一种硬件实现结构,并给出了基于Altera公司的FPGA实现方案。采用多级流水线,充分利用FPGA内部结构,在每个系统时钟下完成一次3-DES加密,适用于对大量数据进行高速加密。A hardware implementation for triple DES algorithm is proposed in this paper. For adoption of several levels of pipelines and sufficient utilization of resources in FPGA,triple DES encryption can be accomplished per clock,Therefore,this plan is significant in the situation of fast encryption for large amount of data.

关 键 词：3-DES 加密算法 流水线 FPGA VERILOG 

分 类 号：TP301.6[自动化与计算机技术—计算机系统结构]