An Efficient Test Data Compression Technique Based on Codes  

一种基于编码的低硬件开销的测试数据压缩方法(英文)

作　　者：方建平[1] 郝跃[1] 刘红侠[1] 李康[1] 

机构地区：[1]西安电子科技大学微电子学院宽禁带半导体材料与器件教育部重点实验室,西安710071

出　　处：《Journal of Semiconductors》2005年第11期2062-2068,共7页半导体学报（英文版）

基　　金：国家高技术研究发展计划(批准号:2003AA1Z1630);国家自然科学基金(批准号:60206006)资助项目~~

摘　　要：This paper presents a new test data compression/decompression method for SoC testing,called hybrid run length codes. The method makes a full analysis of the factors which influence test parameters：compression ratio,test application time, and area overhead. To improve the compression ratio, the new method is based on variable-to-variable run length codes,and a novel algorithm is proposed to reorder the test vectors and fill the unspecified bits in the pre-processing step. With a novel on-chip decoder, low test application time and low area overhead are obtained by hybrid run length codes. Finally, an experimental comparison on ISCAS 89 benchmark circuits validates the proposed method提出了一种新的测试数据压缩/解压缩的算法,称为混合游程编码,它充分考虑了测试数据的压缩率、相应硬件解码电路的开销以及总的测试时间.该算法是基于变长-变长的编码方式,即把不同游程长度的字串映射成不同长度的代码字,可以得到一个很好的压缩率.同时为了进一步提高压缩率,还提出了一种不确定位填充方法和测试向量的排序算法,在编码压缩前对测试数据进行相应的预处理.另外,混合游程编码的研究过程中充分考虑到了硬件解码电路的设计,可以使硬件开销尽可能小,并减少总的测试时间.最后,ISCAS 89 benchmark电路的实验结果证明了所提算法的有效性.

关 键 词：test data compression unspecified bits assignment system-on-a-chip test hybrid run-length codes 

分 类 号：TN911.22[电子电信—通信与信息系统]