A Fractional-N CMOS DPLL with Self-Calibration  

一种具有自校准功能的CMOS分数数字锁相环(英文)

作　　者：刘素娟[1] 杨维明[1] 陈建新[1] 蔡黎明[2] 徐东升[2] 

机构地区：[1]北京工业大学光电子实验室,北京100022 [2]中国华大集成电路设计中心,北京100015

出　　处：《Journal of Semiconductors》2005年第11期2085-2091,共7页半导体学报（英文版）

基　　金：国家高技术研究发展计划资助项目(批准号:2002AA1Z1290)~~

摘　　要：A digital phase-locked loop （DPLL） based on a new digital phase-frequency detector is presented. The self-calibration technique is employed to acquire wide lock range,low jitter, and fast acquisition. The DPLL works from 60 to 600MHz at a supply voltage of 1.8V. It also features a fraetional-N synthesizer with digital 2nd-order sigma-delta noise shaping, which can achieve a short lock time,a high frequency resolution,and an improved phase-noise spectrum. The DPLL has been implemented in SMIC 0. 18μm 1.8V 1P6M CMOS technology. The peak-to-peak jitter is less than 0. 8% of the output clock period and the lock time is less than 150 times of the reference clock period after the pre-divider.提出了一种数字锁相环（DPLL），它的相频检测器采用全新的设计方法和自校准技术，具有工作频率范围宽，抖动低，快速锁定的优点．锁相环在1．8V外加电源电压时，工作在60～600MHz的频率范围内．采用分数分频技术，加速锁定过程并具有较小的输出频率间隔，利用∑-△调制改善相位噪声性能．设计在SMIC0．18μm，1．8V，1P6M标准CMOS工艺上实现，峰-峰相位抖动小于输出信号周期的0．8％，锁相环的锁定时间小于参考频率预分频后信号周期的150倍．

关 键 词：digital phase-locked loop phase-frequency detector SELF-CALIBRATION voltage controlled oscillator FRACTIONAL-N 

分 类 号：TN432[电子电信—微电子学与固体电子学]